Résumé
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Le déploiement
à grande échelle de l’internet des objets en
général et des réseaux de capteurs en particulier,
nécessite le développement de circuits et systèmes
électroniques de plus en plus économes en énergie.
Les circuits de génération de fréquences sont
connus pour être un des blocs particulièrement
énergivores. L’objectif de ce travail de thèse est
double, d’une part développer une synthèse de
fréquences très faible consommation et d’autre part
démontrer les performances de la technologie FDSOI pour des
applications analogiques et radiofréquences. Pour illustrer nos
travaux, nous avons choisi comme exemple d’application le standard
BlueTooth Low Energy, BLE.
Dans le premier chapitre sont présentées les
spécifications du standard BLE, notamment les
caractéristiques qui auront un impact sur la conception du
circuit de synthèse de fréquences. Les
spécificités de la technologie FDSOI sont ensuite
rappelées, notamment la variabilité du
procédé de fabrication et les possibilités
offertes par la polarisation de la grille arrière. Enfin, nous
terminons ce chapitre par une étude de l’art des architectures
de transmetteurs radiofréquences. Le deuxième chapitre
présente les résultats de trois types de
modélisation système de l’architecture de cette
synthèse de fréquence que nous avons retenue, à
savoir la synchronisation par phases. La première étude
concerne le fonctionnement de l’architecture et doit permettre de
définir les points clés à respecter pour son
implémentation. La deuxième étude concerne le
comportement des bruits afin de définir les meilleurs
paramètres architecturaux permettant de respecter les
spécifications. Enfin, la dernière concerne l’impact de
l’architecture sur la génération de raies spectrales
parasites. Cette étude nous a permis de fixer le cahier des
charges du VCRO (Voltage Controlled Ring Oscillator) qui sera
développé au chapitre suivant.
Le troisième chapitre est ainsi consacré à la
conception, la réalisation et le test de VCRO en technologie
FDSOI 28nm. Plusieurs topologies sont présentées et
intégrées sur un circuit de test. Les premiers
résultats de mesure sont encourageants, mais nécessitent
sans doute d’être complétés. En effet, la
sensibilité des circuits à la tension d’alimentation
(pushing de l’ordre de 5 GHz/V) a rendu les mesures du bruit de phase
très délicates. La consommation mesurée reste
inférieure à 0,8 mA et la surface des circuits est de
l’ordre de 600 μm2. Dans le quatrième et dernier chapitre, nous
proposons une topologie de la PLL à resynchronisation de phases,
chaque bloc a été conçu et optimisé au
niveau circuit. Nous terminons ce chapitre par quelques pistes
d’amélioration, notamment la technique d’auto‐calibration par
auto‐polarisation de la grille arrière en utilisant une logique
complémentaire qui a fait l’objet d’un dépôt de
brevet.
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